某某某

       高手和前辈们总是告诉的经验法则：“在电路板的电源接入端放置一个1～10mF的电容，滤除低频噪声；在电路板上每个器件的电源与地线放置一个0.01～0.1mF的电容，滤除高频噪声。”在书店里得到的大多数的高速PCB设计、高速数字电路设计的经典教程中也不厌其烦的引用该首选法则（老外俗称Rule of Thumb）。为什么要使用呢？各位看官，你是电路设计高手，你去干点别的更的事情了，以下的内容仅是针对我等入门级甚至是门外级菜鸟。
做电路的人都知道在芯片附近放小电容，至于放多大？放多少？怎么放？将该问题讲清除的文章，只是比较零散的分布于前辈的大作中。鄙人试着采用拾人牙慧的方法将几个问题放在一起讨论，希望能加深对该问题的理解；很不幸，这些对你的学习和工作稍有帮助，那我不胜荣幸的屁颠屁颠的了。

首先就我的理解介绍两个常用的简单概念。
        什么是旁路？旁路（Bypass），是指给信号中的某些有害部分提供一条低阻抗的通路。电源中高频干扰是典型的无用成分，将其在进入目标芯片之前提前干掉，采用电容到达该目的。用于该目的的电容所谓的旁路电容（Bypass Capacitor）,它了电容的频率阻抗特性（理想电容的频率特性随频率的升高，阻抗降低，地球人都知道），看出旁路电容主要针对高频干扰（高是 的，认为20MHz为高频干扰，20MHz以下为低频纹波）。
什么是退耦？退耦（Decouple），最早用于多级电路中，为保证前后级间传递信号而不互相影响各级静态工作点的而采取的措施。在电源中退耦表示，当芯片内部进行开关动作或输出发生变化时，瞬时从电源线上抽取较大电流，该瞬时的大电流电源线上电压的降低，从而引起对自身和其他器件的干扰。减少这种干扰，在芯片附近设置一个储电的“小水池”以提供这种瞬时的大电流能力。
       在电源电路中，旁路和退耦都是减少电源噪声。旁路主要是减少电源上的噪声对器件本身的干扰（自我保护）；退耦是减少器件产生的噪声对电源的干扰（家丑不外扬）。有人说退耦是针对低频、旁路是针对高频，我认为说是不准确的，高速芯片内部开关操作高达上GHz，由此引起对电源线的干扰明显已经不属于低频的范围，为此目的的退耦电容同样有很好的高频特性。本文以下讨论中并不刻意区分退耦和旁路，认为都是滤除噪声，而不管该噪声的来源。

         简单说明了旁路和退耦之后，来看看芯片工作时是怎样在电源线上产生干扰的。建立一个简单的IO Buffer模型，输出采用图腾柱IO驱动电路，由两个互补MOS管组成的输出级驱动一个带有串联源端匹配电阻的传输线（传输线阻抗为Z0）。设电源引脚和地引脚的封装电感和引线电感之和分别为：Lv和Lg。两个互补的MOS管（接地的NMOS和接电源的PMOS）简单开关使用。假设初始时 刻传输线上各点的电压和电流均为零，在某一时刻器件将驱动传输线为高电平， 候器件就从电源管脚吸收电流。在时间T1，使PMOS管导通，电流从PCB板上的VCC流入，流经封装电感Lv，跨越PMOS管，串联终端电阻，流入传输线，输出电流幅度为VCC/（2×Z0）。电流在传输线网络上持续一个完整的返回（Round-Trip）时间，在时间T2结束。之后整个传输线处于电荷充满，不额外流入电流来维持。当电流瞬间涌过封装电感Lv时，将在芯片内部的电源提供点产生电压被拉低的扰动。该扰动在电源中被称之为同步开关噪声（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪声。在时间T3，关闭PMOS管，这一动作不会脉冲噪声的产生，在此之前PMOS管一直处于打开且没有电流流过的。打开NMOS管，传输线、地平面、封装电感Lg以及NMOS管形成一回路，有瞬间电流流过开关B，在芯片内部的地结点处产生参考电平点被抬高的扰动。该扰动在电源系统中被称之为地弹噪声（Ground Bounce，我个人读着地tan）。
       电源系统中存在芯片引脚、PCB走线、电源层、底层等互连线都存在电感值，上面就IC级分析的SSN和地弹噪声在进行Board Level分析时，以同样的方式存在，而不仅仅局限于芯片内部。就整个电源分布系统（Power Distribute System），这所谓的电源电压塌陷噪声。芯片输出的开关操作以及芯片内部的操作，瞬时的从电源抽取较大的电流，而电源特性不能快速响应该电流变化，高速开关电源开关频率也仅有MHz量级。 候器件就从电源管脚吸收电流。在时间T1，使PMOS管导通，电流从PCB板上的VCC流入，流经封装电感Lv，跨越PMOS管，串联终端电阻，流入传输线，输出电流幅度为VCC/（2×Z0）。电流在传输线网络上持续一个完整的返回（Round-Trip）时间，在时间T2结束。之后整个传输线处于电荷充满，不额外流入电流来维持。当电流瞬间涌过封装电感Lv时，将在芯片内部的电源提供点产生电压被拉低的扰动。该扰动在电源中被称之为同步开关噪声（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪声。 保证芯片附近电源线上的电压不至于SSN和地弹噪声降低超过器件手册规定的容限，这就在芯片附近为高速电流需求提供一个储能电容，这所要的退耦电容。

      电容是理想的电容，选用越大的电容当然越好了，越大电容越大，瞬时提供电量的能力越强，由此引起的电源轨道塌陷的值越低，电压值越稳定。，的电容并不是理想器件，材料、封装等的影响，具备有电感、电阻等附加特性；尤其是在高频环境中更表现的更像电感的电气特性。都知道电容的模型简单的以电容、电阻和电感建立。除电容的容量C以外，还以下寄生参数：
1、等效串联电阻ESR（Resr）：电容器的等效串联电阻是由电容器的引脚电阻与电容器两个极板的等效电阻相串联构成的。当有大的交流电流通过电容器，Resr使电容器消耗能量(从而产生损耗)，由此电容中常用用损耗因子表示该参数。
2、等效串联电感ESL（Lesl）：电容器的等效串联电感是由电容器的引脚电感与电容器两个极板的等效电感串联构成的。
3、等效并联电阻EPR Rp ：通常的电容器泄漏电阻，在交流耦合应用、存储应用(例如模拟积分器和采样保持器)以及当电容器用于高阻抗电路时，Rp是一项参数，理想电容器中的电荷应该只随外部电流变化。然而电容器中的Rp使电荷以RC时间常数决定的速度缓慢泄放。
        还是两个参数RDA、CDA 也是电容的分布参数，但在的应该中影响比较小，这就省了吧。电容分布参数的有三个：ESR、ESL、EPR。其中最的是ESR、 ESL，在分析电容模型的时候只用RLC简化模型，即分析电容的C、ESR、ESL。寄生参数的影响，尤其是ESL的影响，电容的频率特性表现出阻抗和频率成“V”字形的曲线，低频时随频率的升高，电容阻抗降低；当到最低点时，电容阻抗等于ESR；之后随频率的升高，阻抗，表现出电感特性（归功于ESL）。对电容的选择考虑的不仅仅是容值，还综合考虑其他因素。：
1、电容容值；2、电介质材料；3、电容的几何尺寸和放置。
       考虑的出发点都是降低电源地的感抗（满足电源最大容抗的条件下），在有瞬时大电流流过电源系统时，不至于产生大的噪声干扰芯片的电源地引脚。选用的有两种方法计算所需的电容：
简单方法：由输出驱动的变化计算所需退耦电容的大小；
方法：由电源系统所允许的最大的感抗计算退耦电容的大小。

假设一个模型，在一个Vcc＝3.3V的SRAM系统中，有36根输出数据线，单根数据线的负载为Cload＝30pF（相当的大了），输出驱动在Tr＝2ns（上升时间）内将负载从0V驱动到3.3V，该芯片资料里规定的电源电压是3.3V＋0.3V/-0.165V。
看出在SRAM的输出  从0V上升到3.3V时，从电源系统抽取的电流最大，选择计算所需的退耦电容量。采用第一种计算方法进行计算，单根数据线所的电流大小为：
I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA;
36根数据线翻转时的电流大小为Itot＝45mA×36＝1.62A。芯片允许的供电电压降为0.165V，假设允许该芯片在电源线上SSN引入的噪声为50mV，所的电容退耦电容为：
C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF；
从标准容值表中选用两个34nF的电容进行并联以完成该值，正如上面提到的退耦电容的选择在中并不是越大越好，越大的电容具有更大的封装，而更大的封装引入更大的ESL，ESL的存在会引起在IC引脚处的电压抖动（Glitching），通过V＝L×（di/dt）公式明，贴片电容的L大约是1.5nH，V＝1.5nH×（1.62A/2ns）=1.2V，考虑整个Bypass回路的等效电感之后，电路中glitch会小于该值。通过前人做的仿真的和经验的数据来看，退耦电容上的Glitch与驱动的总线数量有很大关系。
ESL在高频时觉得了电源线上的电流提供能力，采用第二种方法再次计算所需的退耦电容量。这中方法是从Board Level考虑单板，即从Bypass Loop的总的感抗角度进行电容的计算和选择，更具有现实意义，当然考虑的因素也就越多，问题的总是，折中，一点妥协。
同样使用上面的假设，电源系统的总的感抗最大：
Xmax＝（dV/dI）＝0.05/1.62=31m欧；
在此，说明引入的去耦电容是去除比电源的去耦电容没有滤除的更高频率的噪声，例如在电路板级参数中串联电感约为Lserial＝5nH，电源的退耦频率：
Fbypass＝Xmax/(2pi×Lserial)＝982KHz，这电源本身的滤波频率，当频率高于此频率时，电源电路的退耦电路不起作用，引入芯片的退耦电容进行滤波。引入一个参数——转折点频率Fknee，该频率决定了数字电路中主要的能量分布，高于该频率的分量认为对数字电路的上升沿和下降沿变化没有贡献。在High-Speed Digital Design:A Hand Book of Black Magic这本书的第一章就详细的讨论了该问题，在此不进行详细说明。只是引入其中推倒的公式：
Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns；
可见Fknee远远大于Fbypass，5nH的串联电感肯定是不行了。计算：
Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH;
如前面提到的的贴片电容的串联电感在1.5nH左右，所的电容个数是：
N＝（Lserial/Ltot）=76个，当频率降到Fbypass的时候，也应该满足板级容抗即：
Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF；
Celement=Carray/N=69nF;
哇噻，真不是一个小数目啊，这么多啊！
单板上还有其他器件动作，更多的电容呢!布不下，只能选择其他具有更小电感值的电容了。

电容选择上都采用的MLCC的电容进行退耦，的MLCC的电容介质的不同进行不同的分类，分成NPO的第一类介质，X7R和Z5V等的第二、三类介质。EIA对第二、三类介质使用三个字母，电容值和温度关系详细分类为：
第一个数字表示下限类别温度：
X：－55度；Y：－30度；Z：＋10度
第二个数字表示上限温度：
4：＋65度；5：＋85度；6：105度；7：125度；8：150度；
第三个数字表示25度容量误差：
P：＋10％/-10％；R：＋15％/-15％；S：＋22％/-22％；
T：＋22％/-33％；U：＋22％/-56％；V：＋22％/-82％
例如的Z5V，表示工作温度是10度～85度，标称容量偏差＋22％/-82％，就这玩意儿还大用特用啊。

介质性能好的电容容量做不大，容量大的介质常量不好，生活啊，你怎么总是这么矛盾啊！尤其的一点是MLCC电容提供的电容值都是指静电容量，表示电容在很低的电压下测试得到的电容量，当电容的两端的直流电压在不超过电容耐压下时电容量将急剧下降，例如在某耐压16V 的MLCC电容的测试数据中有：
0V－－>100%，8V——>86%，12V——>68%，16V——55％。

1，敏感变量的描述完备性
Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都
必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列
表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将
会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起
所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来
，即相当于存在一个透明锁存器，把该信号的变化暂存起来，待敏感电平列表中的某一个
信号变化时再起作用，纯组合逻辑电路不可能作到这一点。综合器会发出警告。
Example1:
input a,b,c;
reg e,d;
always @(a or b or c)
    begin
    e=d&a&b; /*d没有在敏感电平列表中,d变化时e不会立刻变化,直到a,b,c中某一个变
化*/
    d=e |c;
    end
Example2:
input a,b,c;
reg e,d;
always @(a or b or c or d)
    begin
    e=d&a&b; /*d在敏感电平列表中,d变化时e立刻变化*/
    d=e |c;
    end
2, 条件的描述完备性
如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。
Example1:
if (a==1'b1) q=1'b1;//如果a==1'b0,q=? q将保持原值不变，生成锁存器！
Example2:
if (a==1'b1) q=1'b1;
else         q=1'b0;//q有明确的值。不会生成锁存器！
Example3:
   reg[1:0] a,q;
   ....
   case (a)
      2'b00 : q=2'b00;
      2'b01 : q=2'b11;//如果a==2'b10或a==2'b11,q=? q将保持原值不变，锁存器！
   endcase
Example4:
   reg[1:0] a,q;
   ....
   case (a)
      2'b00 : q=2'b00;
      2'b01 : q=2'b11;
      default: q=2'b00;//q有明确的值。不会生成锁存器！
   endcase

1. Objective 对象
   
   1. 最初的开发人员和利用代码的其他开发人员，要让代码容易理解。
   2.  最初的开发人员和其他开发者，要容易让一些代码被包含，而且要让代码在整个生存周期里保持一致的形式
      
   3. 要让代码容易分类.
2. Class name 类名
   
   1.  一般的类应该以C开始，例如CVideoFile
   2. 只包含静态成员的有用类应该以U开始，例如，UStringUtils
   3. 利用自身的构造和析构来构造和重建一些声明的堆栈类，应该以St开头，例如StWaitCursor.
   4. 每个类都在一个.cpp文件和一个.h文件里。每个文件应该只包含一个类。文件名应该是类名.cpp和类名.h。不要漏了前缀C，U或St。
   5. 文件应该被be scoped with

#ifndef _H_classname_

#define _H_classname_

…

#endif

3. Function name 函数名
   
   1. 函数名应该是完整的单词，而不是缩写词
   2. 函数名里的每个单词应该是大写字母
   3. 函数名应该是描述性的
4. 参数
   
   1. 每个参数应该利用前缀来说明该参数是输入值，还是输出值，或是两者

                      i.     用“in”来表明该参数是输入值

                      ii.     用“out”来表明该参数是输入值.

                      iii.      用“io”来表明该参数即是输入值也是. Use “io” to indicate it is both input and output.

2. 不需要利用前缀来表明数据类型
3. 前缀后面的参数名应该是完整的单词，而不是缩写词
4. 每个单词因该是大写字母开头
5. 每个参数应该包含唯一一个含义
4. Return value 返回值
   
   1. 返回值应该包含唯一一个含义
   2. 如果是需要多个返回值，就利用指针或说明参数“out”作为前缀
   3.  利用枚举类型作为返回值，这些返回值是标志（flags）
   4.  如果一个返回值的含义不是显而易见的，那这个返回值一定是在.h文件中被定义了
5. Function body 函数体
   
   1.  模块开始和结束( “{“ and “}”) 应该是独自一行
   2. 模块结束应该与开始匹配垂直
   3. 一般地，一个函数包含的代码应该少于7行
   4.  一个函数不应该超过VC的可见领域（在不用滚动条的VC环境中，完整函数一定是可见得）
   5. 局部变量应该在他们刚刚被利用（越晚越好）之前被描述（declared）
   6. 局部变量应该是完整的单词，而不是缩写词
   7. 局部变量名的第一个单词应该以小写字母开始，变量名的其他词应该以大写字母开始。例如“newColor”.
6. Project 工程
   
   1. （Library projects ）库工程应该有一个以”Engine“开始的名字
   2. 包含内部数据逻辑 （logic ）的工程应该以“Data”.开始
   3. 包含用户界面代码的工程应该以“View”.开始
   4. 编译最后创建.exe的工程应该以“App”. 开始
   5. 包含语言资源的资源工程应该以“Language”. 开始
   6. 创建滤波器的工程应该以“Filter”. 开始
   7. 应用程序工程应该包含尽可能少的代码
7. Text Format 文本格式
   
   1. 利用标准VC默认环境作为代码编辑器格式
   2. 不要利用第三团体（party）的代码编辑器来避免不同PC上的不同外表（look）
   3. 代码宽度应该限制在没用水平滚动条的VC代码编译器窗口内
   4. 每个函数的垂直长度应该限制在没用垂直滚动条的VC代码窗口内
8. Code 代码
   
   1. 不要用“goto”. 语句
   2. 在循环的中间不要用“return”, “break” 或者“continue”语句。这些语句使代码头部难以理解，还容易出现错误
   3. 在“if…else…” 语句中不要使用“return”语句，除非“if…else…” 模块后没有其他代码
9. Assembly 集合
   
   1. Assembly code should use MS assembler. 集合代码应该用MS集合
      
   2. Assembly code should be accompanied by corresponding c code. 集合代码应该与相应的代码一起使用